近年來,超聲波在工業中的應用不時涌現,比方超聲波探傷,超聲波清洗機等等。隨(sui)同(tong)著超(chao)聲(sheng)(sheng)研(yan)究的熱門，如(ru)何有效的發生符合要求的超(chao)聲(sheng)(sheng)波功(gong)(gong)率源也變的迫切起來，其性能特點直(zhi)接(jie)影響著超(chao)聲(sheng)(sheng)的研(yan)究工作。上(shang)述研(yan)究需要超(chao)聲(sheng)(sheng)波具有高分辨率、高穩定性、大功(gong)(gong)率、頻率大范圍可(ke)調(diao)等特點，為(wei)此，本(ben)文(wen)提出(chu)了一種基于現場(chang)可(ke)編程邏(luo)輯門陣列(FPGA DDS技(ji)術用(yong)來發生超(chao)聲(sheng)(sheng)波功(gong)(gong)率源的方案，并已(yi)將其應用(yong)在(zai)實際的聲(sheng)(sheng)學研(yan)究中。

一．系統原理及特點

系統原理如圖1所示。用現(xian)場可(ke)編程邏輯門陣列(FPGA 芯片，通過直(zhi)接數字頻率合成(DDS技術發生頻率為1kHz100kHz波形信號；功率放大采用功放模(mo)塊(kuai)；功率放模(mo)塊(kuai)的(de)輸(shu)出(chu)通過輸(shu)出(chu)變壓器(qi)和電感(gan)組成的(de)匹配網絡驅動壓電換能器(qi)激發超聲波。

本系統的主要特點有

1用數字DDS技術發生波形信號，分辨率高(gao)、穩(wen)定(ding)性好、頻(pin)率范圍大，系統頻(pin)率不會隨(sui)工作(zuo)時間呈現(xian)漂移。

2功率放大功放模(mo)塊(kuai)，系統(tong)性(xing)能(neng)穩定(ding)，功率可達(da)500W左右(you)。

3系統(tong)通過上位機串行口輸入控制數據或接收反饋，操作靈活(huo)方(fang)便。

二．系統硬件實現

2.1DDS原理及電路實現 DDS技(ji)術(shu)是(shi)一(yi)(yi)(yi)(yi)(yi)種用數字(zi)(zi)控制(zhi)信號(hao)的(de)(de)(de)相位(wei)(wei)(wei)增(zeng)量技(ji)術(shu)，具有頻(pin)率分(fen)辨率高、穩定(ding)性好、可靈活發生多種信號(hao)的(de)(de)(de)優點。基于DDS波(bo)(bo)形(xing)(xing)發生器(qi)(qi)(qi)(qi)是(shi)通過改(gai)變相位(wei)(wei)(wei)增(zeng)量寄存(cun)器(qi)(qi)(qi)(qi)的(de)(de)(de)值(zhi)△phase每(mei)個(ge)(ge)時(shi)鐘周期的(de)(de)(de)度數)來改(gai)變輸(shu)出(chu)頻(pin)率的(de)(de)(de)如圖2所示，每(mei)當N位(wei)(wei)(wei)全加(jia)器(qi)(qi)(qi)(qi)的(de)(de)(de)輸(shu)出(chu)鎖存(cun)器(qi)(qi)(qi)(qi)接收到一(yi)(yi)(yi)(yi)(yi)個(ge)(ge)時(shi)鐘脈沖時(shi)，鎖存(cun)在(zai)相位(wei)(wei)(wei)增(zeng)量寄存(cun)器(qi)(qi)(qi)(qi)中的(de)(de)(de)頻(pin)率控制(zhi)字(zi)(zi)就(jiu)和N位(wei)(wei)(wei)全加(jia)器(qi)(qi)(qi)(qi)的(de)(de)(de)輸(shu)出(chu)相加(jia)。相位(wei)(wei)(wei)累加(jia)器(qi)(qi)(qi)(qi)的(de)(de)(de)輸(shu)出(chu)被(bei)鎖存(cun)后(hou)，就(jiu)作為(wei)波(bo)(bo)形(xing)(xing)存(cun)儲(chu)(chu)器(qi)(qi)(qi)(qi)的(de)(de)(de)一(yi)(yi)(yi)(yi)(yi)個(ge)(ge)尋址地址，該地址對應的(de)(de)(de)波(bo)(bo)形(xing)(xing)存(cun)儲(chu)(chu)器(qi)(qi)(qi)(qi)中的(de)(de)(de)內容(rong)就(jiu)是(shi)一(yi)(yi)(yi)(yi)(yi)個(ge)(ge)波(bo)(bo)形(xing)(xing)合成點的(de)(de)(de)幅度值(zhi)，然后(hou)經D/A 轉換變成模擬(ni)值(zhi)輸(shu)出(chu)。當下(xia)(xia)一(yi)(yi)(yi)(yi)(yi)個(ge)(ge)時(shi)鐘到來時(shi)，相位(wei)(wei)(wei)累加(jia)器(qi)(qi)(qi)(qi)的(de)(de)(de)輸(shu)出(chu)又加(jia)一(yi)(yi)(yi)(yi)(yi)次頻(pin)率控制(zhi)字(zi)(zi)，使波(bo)(bo)形(xing)(xing)存(cun)儲(chu)(chu)器(qi)(qi)(qi)(qi)的(de)(de)(de)地址處(chu)于所合成波(bo)(bo)形(xing)(xing)的(de)(de)(de)下(xia)(xia)一(yi)(yi)(yi)(yi)(yi)個(ge)(ge)幅值(zhi)點上。最終，相位(wei)(wei)(wei)累加(jia)器(qi)(qi)(qi)(qi)檢索到足夠的(de)(de)(de)點就(jiu)構成了整個(ge)(ge)波(bo)(bo)形(xing)(xing)。

DDS輸出信(xin)號頻率由下式計算：

Fout=△phaseFCLK/2N1

DDS頻率(lv)(lv)分(fen)辨率(lv)(lv)定義為：

Fout=FCLK/2N2

由于基準時鐘的頻率(lv)一(yi)般固定，因此相(xiang)位(wei)累加器的位(wei)數決(jue)定了(le)頻率(lv)分辨率(lv)，位(wei)數越多，分頻率(lv)越高。

2.2DDSFPGA 實(shi)現

FPGA 現(xian)場可(ke)編(bian)程(cheng)邏輯(ji)門陣列）從80年代中(zhong)期開始呈(cheng)現(xian)的(de)(de)一(yi)種新的(de)(de)可(ke)編(bian)程(cheng)器件，編(bian)程(cheng)方式先進(jin)高速(su)，可(ke)以在線編(bian)程(cheng)修(xiu)改(gai)，一(yi)般工作頻率可(ke)以達(da)到100MHz所以在數字電(dian)路(lu)設計領域得到越來越廣泛(fan)的(de)(de)應用。本(ben)系統中(zhong)采(cai)用Altera公司(si)的(de)(de)cyclon系列的(de)(de)FPGA 進(jin)行DDS設計，采(cai)用的(de)(de)芯片是EP1C3T144C8

1相位字寄存器

一個24位(wei)(wei)的(de)并(bing)行輸(shu)入并(bing)行輸(shu)出寄存器，用來存放24位(wei)(wei)的(de)相位(wei)(wei)值，即(ji)頻率(lv)(lv)控(kong)制字，系統工作時，可以通過上位(wei)(wei)機(ji)的(de)串(chuan)口輸(shu)入頻率(lv)(lv)控(kong)制字。

2相位累加器

相(xiang)位(wei)累(lei)加(jia)器用于對代表頻率(lv)的(de)相(xiang)位(wei)字進行累(lei)加(jia)運算，相(xiang)位(wei)字的(de)值決定了(le)輸(shu)出信號(hao)的(de)頻率(lv)。

如圖(tu)3本(ben)系統中的(de)(de)累(lei)加(jia)(jia)(jia)器(qi)(qi)采(cai)(cai)(cai)用(yong)的(de)(de)24位(wei)(wei)的(de)(de)結(jie)構(gou)(gou)，如果(guo)直(zhi)接采(cai)(cai)(cai)用(yong)很(hen)寬(kuan)位(wei)(wei)數的(de)(de)加(jia)(jia)(jia)法器(qi)(qi)構(gou)(gou)成累(lei)加(jia)(jia)(jia)器(qi)(qi)，則加(jia)(jia)(jia)法器(qi)(qi)的(de)(de)延時會大(da)大(da)的(de)(de)限(xian)制累(lei)加(jia)(jia)(jia)器(qi)(qi)的(de)(de)操作速度，所以(yi)采(cai)(cai)(cai)用(yong)的(de)(de)3個8位(wei)(wei)的(de)(de)累(lei)加(jia)(jia)(jia)器(qi)(qi)級(ji)連的(de)(de)結(jie)構(gou)(gou)，每一級(ji)采(cai)(cai)(cai)用(yong)一個小的(de)(de)累(lei)加(jia)(jia)(jia)器(qi)(qi)實現局部位(wei)(wei)的(de)(de)累(lei)加(jia)(jia)(jia)，然后再將(jiang)進(jin)位(wei)(wei)值(zhi)傳給下一級(ji)做進(jin)一步的(de)(de)累(lei)加(jia)(jia)(jia)，從而(er)提(ti)高(gao)了系統的(de)(de)運算速度。 3查找(zhao)表的(de)(de)結(jie)構(gou)(gou)

本系(xi)統將累加(jia)器的高(gao)8位作為查表表的地(di)址(zhi)，其中高(gao)兩位用來確定象限。

FPGA 中，正(zheng)弦(xian)表是用ROM來實(shi)現的(de)(de)為(wei)了節省資源，考慮到正(zheng)弦(xian)波的(de)(de)對稱性，實(shi)際上只需要存(cun)儲正(zheng)弦(xian)值(zhi)在第一象(xiang)限的(de)(de)值(zhi)，如圖(tu)4所(suo)示。查(cha)找表的(de)(de)邏輯流(liu)程如圖(tu)5

2.3DA 轉(zhuan)換電路的實現

本(ben)系(xi)統(tong)(tong)中，考慮(lv)到系(xi)統(tong)(tong)在高(gao)頻時要求DA 轉(zhuan)換速度較快，所以(yi)選(xuan)用了DA 公(gong)司的(de)AD975010位的(de)DA 芯片(pian)，具有125MSPS轉(zhuan)換速度，其典型接法如圖6

2.4濾波放大及阻抗匹配的實現

考慮到系(xi)統中(zhong)的超聲波(bo)的頻率(lv)范圍大概處于1k至100k之(zhi)間，所以前向濾(lv)波(bo)采用的Sallen-KeiLow-PassFilter濾(lv)波(bo)器，其電(dian)路結構如圖7所示(shi)。

為(wei)了使系統能高效穩定(ding)的(de)工(gong)作，選用(yong)了集成(cheng)功率放大模塊(kuai)D-500W

超(chao)(chao)聲波功率源的設(she)(she)計中(zhong)，發(fa)(fa)生(sheng)器(qi)(qi)與換(huan)能(neng)(neng)(neng)器(qi)(qi)的匹(pi)(pi)(pi)配(pei)(pei)(pei)設(she)(she)計非常重要，很大(da)水平上決定(ding)了超(chao)(chao)聲設(she)(she)備能(neng)(neng)(neng)否正常、高(gao)效地工作。超(chao)(chao)聲波發(fa)(fa)生(sheng)器(qi)(qi)與換(huan)能(neng)(neng)(neng)器(qi)(qi)的匹(pi)(pi)(pi)配(pei)(pei)(pei)包括兩個方面：阻(zu)(zu)(zu)抗匹(pi)(pi)(pi)配(pei)(pei)(pei)和調諧(xie)(xie)匹(pi)(pi)(pi)配(pei)(pei)(pei)。阻(zu)(zu)(zu)抗匹(pi)(pi)(pi)配(pei)(pei)(pei)使(shi)(shi)換(huan)能(neng)(neng)(neng)器(qi)(qi)的阻(zu)(zu)(zu)抗變換(huan)為最佳負載，即起(qi)阻(zu)(zu)(zu)抗變換(huan)作用。調諧(xie)(xie)匹(pi)(pi)(pi)配(pei)(pei)(pei)使(shi)(shi)換(huan)能(neng)(neng)(neng)器(qi)(qi)兩端(duan)的電壓和電流同相(xiang)，從而使(shi)(shi)效率最高(gao)，同時串(chuan)聯諧(xie)(xie)振可以(yi)(yi)提高(gao)換(huan)能(neng)(neng)(neng)器(qi)(qi)兩端(duan)電壓，有利(li)于對(dui)壓電換(huan)能(neng)(neng)(neng)器(qi)(qi)激勵。 本系(xi)統中(zhong)的阻(zu)(zu)(zu)抗匹(pi)(pi)(pi)配(pei)(pei)(pei)采用的一個高(gao)頻(pin)變壓器(qi)(qi)，功放的輸出經(jing)過高(gao)頻(pin)變壓器(qi)(qi)的耦合以(yi)(yi)后加在超(chao)(chao)聲波換(huan)能(neng)(neng)(neng)器(qi)(qi)上，如圖8所示(shi)，取(qu)得了較好的匹(pi)(pi)(pi)配(pei)(pei)(pei)效果。

三 試驗結果

試(shi)驗(yan)中采用(yong)的(de)超聲波換能器的(de)參數如下：諧振(zhen)頻率(lv)fKH49.05等效(xiao)阻抗(kang)RΩ）73.9靜電(dian)容C0nf4.94FPGA 發生的(de)正弦波的(de)頻率(lv)設定位49.5KHz,測得(de)的(de)功放的(de)輸出電(dian)壓(ya)和(he)換能器兩端的(de)輸入電(dian)壓(ya)的(de)波形如下圖所示(shi)。

 

可(ke)見，系統在高頻下(xia)(xia)的(de)(de)波形較(jiao)(jiao)(jiao)為穩定，且可(ke)在較(jiao)(jiao)(jiao)高的(de)(de)功率下(xia)(xia)連續工作，獲得了較(jiao)(jiao)(jiao)為完好的(de)(de)波形。